SystemVerilog設計スタートアップ : VerilogからSystemVerilogへステップアップするための第一歩

Design wave magazine編集部 編

システムLSIやASIC(application specific integrated circuit)、FPGA(field programmable gate array)といったディジタルLSIの設計に欠かせないハードウェア記述言語(HDL)の業界標準として、Verilog HDLが広く利用されている。このVerilog HDLをベースに、設計、検証、モデリングの各機能を強化した言語がSystemVerilog(IEEE 1800)である。具体的には、構文を改良して記述量を削減しやすくなった。また、アサーションや制約付きランダム・テスト生成といった大規模LSIの検証に必要な機能が追加された。本書では、SystemVerilogの構文やVerilog HDLとの違い、実際のサンプル記述、シミュレータを利用した設計・検証の手順などについて解説する。

「BOOKデータベース」より

[目次]

  • 第1部 SystemVerilogイントロダクション編
  • 第2部 SystemVerilog構文編
  • 第3部 SystemVerilogアサーション編
  • 第4部 SystemVerilogシミュレーション演習編
  • 第5部 SystemVerilogモデリング編
  • 第6部 Verification Methodology Manual(VMM)活用編

「BOOKデータベース」より

この本の情報

書名 SystemVerilog設計スタートアップ : VerilogからSystemVerilogへステップアップするための第一歩
著作者等 CQ出版株式会社
Design Wave Magazine編集部
書名ヨミ SystemVerilog セッケイ スタート アップ : Verilog カラ SystemVerilog エ ステップ アップ スル タメ ノ ダイイッポ
書名別名 SystemVerilog sekkei sutato appu
シリーズ名 Design wave advance
出版元 CQ
刊行年月 2008.5
ページ数 343p
大きさ 24cm
ISBN 978-4-7898-3619-7
NCID BA85858949
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全国書誌番号
21426490
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言語 日本語
出版国 日本
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