ディジタル集積回路の設計と試作

VDEC 監修 ; 浅田邦博 編 ; 越智裕之, 池田誠, 小林和淑 著

LSI設計はかつての図面をもとにした設計から、ハードウェア記述言語(HDL)を用いたプログラミング感覚で行われるものに様変わりし、生産性の向上と設計資産活用という概念を生んだ。本書は代表的なHDLの一つである、Verilog‐HDLを用いた、ディジタル集積回路設計の入門書である。ディジタル回路の基本を述べ、Verilog‐HDLの基本を例を交えて丁寧に解説している。シミュレーション検証の方法、論理合成を効率よく利用するためのコーディング技術、具体的設計例としての電卓の設計と、設計したディジタル回路を実チップに仕上げる具体的手順を述べた。

「BOOKデータベース」より

[目次]

  • 第1章 序章
  • 第2章 初めてのVerilog‐HDL
  • 第3章 Verilog‐HDLの文法
  • 第4章 合成可能な記述の書き方
  • 第5章 電卓の設計
  • 第6章 電卓の周辺回路の設計
  • 第7章 セルベース/ゲートアレイ方式のマッピング

「BOOKデータベース」より

この本の情報

書名 ディジタル集積回路の設計と試作
著作者等 小林 和淑
東京大学大規模集積システム設計教育研究センター
池田 誠
浅田 邦博
越智 裕之
VDEC
書名ヨミ ディジタル シュウセキ カイロ ノ セッケイ ト シサク
書名別名 Dijitaru shuseki kairo no sekkei to shisaku
出版元 培風館
刊行年月 2000.6
ページ数 141p
大きさ 27cm
ISBN 4563035475
NCID BA47398935
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全国書誌番号
20081533
※クリックで国立国会図書館サーチを表示
言語 日本語
出版国 日本
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